SPC5746CSK1AMKU6 NXP
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SPC5746CSK1AMKU6 NXP
• 1 × Arquitetura® de energia de 160 MHz e200z4 Edição dupla, CPU de 32 bits – Operações de ponto flutuante de precisão única – Cache de instruções de 8 KB e cache de dados de 4 KB – Codificação de comprimento variável (VLE) para melhorias significativas na densidade de código • 1 x Arquitetura® de energia de 80 MHz e200z2 Emissão única, CPU de 32 bits – Usando codificação de comprimento variável (VLE) para redução significativa do tamanho do código • ECC de ponta a ponta – Todos os mestres de barramento, por exemplo, núcleos, geram um código de correção de erro único, detecção de erro duplo (SECDED) para cada transação de barramento – SECDED cobre dados de 64 bits e endereço de 29 bits • Interfaces de memória – 3 MB de memória flash no chip suportada com o controlador de memória flash – 3 buffers de página de memória flash (controlador de memória flash de 3 portas) – SRAM de 384 KB no chip em três portas RAM • Interfaces de clock – Cristal externo de 8-40 MHz (FXOSC) – IRC de 16 MHz (FIRC) – IRC de 128 KHz (SIRC) – 32 KHz cristal externo (SXOSC) - Unidade de Monitor de Relógio (CMU) - Loop de bloqueio de fase modulado em frequência (FMPLL) - Contador em Tempo Real (RTC) - Unidade de Proteção de Memória do Sistema (SMPU) com até 32 descritores de região e granularidade de região de 16 bytes - 16 Semáforos para gerenciar o acesso a recursos compartilhados - Controlador de interrupção (INTC) capaz de rotear interrupções para qualquer CPU - Arquitetura de switch Crossbar para acesso simultâneo a periféricos, memória flash e RAM de vários mestres de barramento
• 1 × Arquitetura® de energia de 160 MHz e200z4 Edição dupla, CPU de 32 bits – Operações de ponto flutuante de precisão única – Cache de instruções de 8 KB e cache de dados de 4 KB – Codificação de comprimento variável (VLE) para melhorias significativas na densidade de código • 1 x Arquitetura® de energia de 80 MHz e200z2 Emissão única, CPU de 32 bits – Usando codificação de comprimento variável (VLE) para redução significativa do tamanho do código • ECC de ponta a ponta – Todos os mestres de barramento, por exemplo, núcleos, geram um código de correção de erro único, detecção de erro duplo (SECDED) para cada transação de barramento – SECDED cobre dados de 64 bits e endereço de 29 bits • Interfaces de memória – 3 MB de memória flash no chip suportada com o controlador de memória flash – 3 buffers de página de memória flash (controlador de memória flash de 3 portas) – SRAM de 384 KB no chip em três portas RAM • Interfaces de clock – Cristal externo de 8-40 MHz (FXOSC) – IRC de 16 MHz (FIRC) – IRC de 128 KHz (SIRC) – 32 KHz cristal externo (SXOSC) - Unidade de Monitor de Relógio (CMU) - Loop de bloqueio de fase modulado em frequência (FMPLL) - Contador em Tempo Real (RTC) - Unidade de Proteção de Memória do Sistema (SMPU) com até 32 descritores de região e granularidade de região de 16 bytes - 16 Semáforos para gerenciar o acesso a recursos compartilhados - Controlador de interrupção (INTC) capaz de rotear interrupções para qualquer CPU - Arquitetura de switch Crossbar para acesso simultâneo a periféricos, memória flash e RAM de vários mestres de barramento
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