SPC5634MF2MLQ80 NXP
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SPC5634MF2MLQ80 NXP
- Parâmetros de funcionamento - Funcionamento totalmente estático, 0 MHz - 80 MHz (mais 2% de modulação de frequência - 82 MHz) - -40 C a 150 C faixa de operação de temperatura de junção - Desenho de baixa potência - Menos de 400 mW de dissipação de energia (nominal) - Concebido para gestão dinâmica de energia do núcleo e periféricos - Controlo de relógio controlado por software de periféricos - Modo de paragem de baixa potência, com todos os relógios parados - Fabricado em processo de 90 nm - Lógica interna de 1,2 V - Fonte de alimentação única com 5,0 V 5% ( 4,5 V a 5,25 V) com regulador interno para fornecer 3,3 V e 1,2 V para o núcleo — Pinos de entrada e saída com 5,0 V 5% (4,5 V a 5,25 V) gama de interruptores CMOS (com histerese) 35%/65% VDDE (com histerese) - Histerese selecionável - Controlo selectível da taxa de variação - Pinos Nexus alimentados por alimentação de 3,3 V - Concebido com técnicas de redução EMI - Loop de bloqueio de fase - Modulação de frequência da frequência do relógio do sistema - Capacitância de bypass no chip - Taxa de variação seleccionável e força da unidade • Processador de núcleo e200z335 de alto desempenho — Modelo do programador Power Architecture Book E de 32 bits — Aprimoramentos de codificação de comprimento variável – Permite que o conjunto de instruções do Power Architecture seja codificado opcionalmente em instruções mistas de 16 e 32 bits – Resulta em tamanho de código menor — CPU compatível com a tecnologia Power Architecture de 32 bits de emissão única — Execução e desativação em ordem — Tratamento preciso de exceções — Unidade de processamento de ramificação – Somador de cálculo de endereço de ramificação dedicado – Ramificação aceleração usando o Branch Lookahead Instruction Buffer — Unidade de carregamento/armazenamento — Latência de carregamento de um ciclo — Totalmente em pipeline — Suporte a Big e Little Endian — Suporte a acesso desalinhado — Bolhas de pipeline de carga para uso zero — Trinta e dois registradores de uso geral (GPRs) de 64 bits — Unidade de gerenciamento de memória (MMU) com TLB (Translation Look-Aside Buffer) de 16 entradas totalmente associativas — Barramento de instrução separado e barramento de carga/armazenamento — Suporte a interrupção vetorial — Latência de interrupção < 120 ns @ 80 MHz (measured from interrupt request to execution of first instruction of interrupt exception handler)
- Parâmetros de funcionamento - Funcionamento totalmente estático, 0 MHz - 80 MHz (mais 2% de modulação de frequência - 82 MHz) - -40 C a 150 C faixa de operação de temperatura de junção - Desenho de baixa potência - Menos de 400 mW de dissipação de energia (nominal) - Concebido para gestão dinâmica de energia do núcleo e periféricos - Controlo de relógio controlado por software de periféricos - Modo de paragem de baixa potência, com todos os relógios parados - Fabricado em processo de 90 nm - Lógica interna de 1,2 V - Fonte de alimentação única com 5,0 V 5% ( 4,5 V a 5,25 V) com regulador interno para fornecer 3,3 V e 1,2 V para o núcleo — Pinos de entrada e saída com 5,0 V 5% (4,5 V a 5,25 V) gama de interruptores CMOS (com histerese) 35%/65% VDDE (com histerese) - Histerese selecionável - Controlo selectível da taxa de variação - Pinos Nexus alimentados por alimentação de 3,3 V - Concebido com técnicas de redução EMI - Loop de bloqueio de fase - Modulação de frequência da frequência do relógio do sistema - Capacitância de bypass no chip - Taxa de variação seleccionável e força da unidade • Processador de núcleo e200z335 de alto desempenho — Modelo do programador Power Architecture Book E de 32 bits — Aprimoramentos de codificação de comprimento variável – Permite que o conjunto de instruções do Power Architecture seja codificado opcionalmente em instruções mistas de 16 e 32 bits – Resulta em tamanho de código menor — CPU compatível com a tecnologia Power Architecture de 32 bits de emissão única — Execução e desativação em ordem — Tratamento preciso de exceções — Unidade de processamento de ramificação – Somador de cálculo de endereço de ramificação dedicado – Ramificação aceleração usando o Branch Lookahead Instruction Buffer — Unidade de carregamento/armazenamento — Latência de carregamento de um ciclo — Totalmente em pipeline — Suporte a Big e Little Endian — Suporte a acesso desalinhado — Bolhas de pipeline de carga para uso zero — Trinta e dois registradores de uso geral (GPRs) de 64 bits — Unidade de gerenciamento de memória (MMU) com TLB (Translation Look-Aside Buffer) de 16 entradas totalmente associativas — Barramento de instrução separado e barramento de carga/armazenamento — Suporte a interrupção vetorial — Latência de interrupção < 120 ns @ 80 MHz (measured from interrupt request to execution of first instruction of interrupt exception handler)
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