SN65DSI84TPAPRQ1 TI
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SN65DSI84TPAPRQ1 TI
1 Características 1• Qualificado para aplicações automotivas • AEC-Q100 Qualificado com os seguintes resultados: – Temperatura do dispositivo grau 2: –40°C a 105°C Temperatura ambiente de operação – Dispositivo HBM ESD Classificação Nível 3A – Dispositivo CDM ESD Nível de classificação C6 • Implementa MIPI D-PHY Versão 1.00.00 Camada Física Front-End e Display Serial Interface (DSI) Versão 1.02.00 • Receptor DSI de canal único configurável para um, Duas, três ou quatro pistas de dados D-PHY por canal operando até 1 Gbps por pista - Suporta pacotes de vídeo DSI de 18 bpp e 24 bpp com formatos RGB666 e RGB888 - Adequado para resolução WUXGA 1920 × 1200 de 60 fps a 18 bpp e 24 bpp a cores e 60 fps 1366 × 768 a 18 bpp e 24 bpp - Saída configurável para LVDS de link único ou link duplo - Suporta DSI de canal único para modo de operação LVDS de link duplo - Faixa de clock de saída LVDS de 25 MHz a 154 MHz no modo Dual-Link ou Single-Link - O LVDS Pixel Clock pode ser originado do FreeRunning Continuous D-PHY Clock ou External Reference Clock (REFCLK) - Fonte de alimentação principal VCC de 1,8 V - As características de baixo consumo incluem o modo SHUTDOWN, oscilação reduzida da tensão de saída LVDS, modo comum e suporte MIPI Ultra-Low Power State (ULPS) - LVDS Channel SWAP, Recurso de inversão de ordem de PIN LVDS para facilitar o roteamento de PCB - Embalado em pacote PowerPAD™ IC de 64 pinos de 10 mm × 10 mm HTQFP (PAP)
1 Características 1• Qualificado para aplicações automotivas • AEC-Q100 Qualificado com os seguintes resultados: – Temperatura do dispositivo grau 2: –40°C a 105°C Temperatura ambiente de operação – Dispositivo HBM ESD Classificação Nível 3A – Dispositivo CDM ESD Nível de classificação C6 • Implementa MIPI D-PHY Versão 1.00.00 Camada Física Front-End e Display Serial Interface (DSI) Versão 1.02.00 • Receptor DSI de canal único configurável para um, Duas, três ou quatro pistas de dados D-PHY por canal operando até 1 Gbps por pista - Suporta pacotes de vídeo DSI de 18 bpp e 24 bpp com formatos RGB666 e RGB888 - Adequado para resolução WUXGA 1920 × 1200 de 60 fps a 18 bpp e 24 bpp a cores e 60 fps 1366 × 768 a 18 bpp e 24 bpp - Saída configurável para LVDS de link único ou link duplo - Suporta DSI de canal único para modo de operação LVDS de link duplo - Faixa de clock de saída LVDS de 25 MHz a 154 MHz no modo Dual-Link ou Single-Link - O LVDS Pixel Clock pode ser originado do FreeRunning Continuous D-PHY Clock ou External Reference Clock (REFCLK) - Fonte de alimentação principal VCC de 1,8 V - As características de baixo consumo incluem o modo SHUTDOWN, oscilação reduzida da tensão de saída LVDS, modo comum e suporte MIPI Ultra-Low Power State (ULPS) - LVDS Channel SWAP, Recurso de inversão de ordem de PIN LVDS para facilitar o roteamento de PCB - Embalado em pacote PowerPAD™ IC de 64 pinos de 10 mm × 10 mm HTQFP (PAP)
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