SAK-XC2365B-40F80LR AB INFINEON
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SAK-XC2365B-40F80LR AB INFINEON
• CPU de alto desempenho com pipeline de cinco estágios e MPU 、
– Ciclo de instrução de 12.5 ns @ 80 MHz Clock da CPU (execução de ciclo único)
– Adição e subtração de 32 bits de um ciclo com resultado de 40 bits
– Multiplicação de um ciclo (16 × 16 bits)
– Divisão de fundo (32/16 bits) em 21 ciclos
– Instruções de multiplicação e acumulação (MAC) de um ciclo
– Instalações aprimoradas de manipulação de bits booleanos
– Execução de salto de ciclo zero
– Instruções adicionais para oferecer suporte a HLL e sistemas operacionais
– Design baseado em registro com vários bancos de registro de variáveis
– Suporte rápido à troca de contexto com dois bancos de registro locais adicionais
– 16 Mbytes de espaço de endereçamento linear total para código e dados
– Área de registro de função especial no chip de 1.024 bytes (compatível com a família C166)
– Unidade de Proteção de Memória Integrada (MPU)
• Sistema de interrupção com 16 níveis de prioridade fornecendo 96 nós de interrupção
– Entradas externas selecionáveis para geração de interrupções e ativação
- Taxa de amostragem mais rápida 12,5 ns
• Transferência de dados de ciclo único orientada por interrupção de oito canais com Peripheral Event Controller (PEC), ponteiros de 24 bits cobrem o espaço total do endereço
• Geração de clock a partir de fontes de clock internas ou externas, usando PLL ou pré-escalador no chip
• Verificador CRC de hardware com polinômio programável para supervisionar áreas de memória no chip
• Módulos de memória no chip
– RAM em stand-by no chip de 8 Kbytes (SBRAM)
– RAM de porta dupla (DPRAM) de 2 Kbytes no chip
– SRAM de dados no chip de até 16 Kbytes (DSRAM)
– Até 16 Kbytes de programa/dados SRAM no chip (PSRAM)
– Até 320 Kbytes de memória de programa no chip (memória Flash)
– Proteção de conteúdo de memória através de Código de Correção de Erros (ECC)
• Módulos periféricos no chip
– Dois conversores A/D sincronizáveis com até 16 canais, resolução de 10 bits, tempo de conversão abaixo de 1 μs, pré-processamento de dados opcional (redução de dados, verificação de alcance), detecção de fio quebrado
– Unidade de captura/comparação de uso geral de 16 canais (CC2)
– Duas unidades de captura/comparação para geração de sinal PWM flexível (CCU6x)
– Unidade de temporizador multifuncional de uso geral com 5 temporizadores
– Até 6 canais de interface serial para serem usados como UART, LIN, canal síncrono de alta velocidade (SPI/QSPI), interface de barramento IIC (endereçamento de 10 bits, 400 kbit/s), interface IIS
– Interface MultiCAN no chip (Rev. 2.0B ativa) com 64 objetos de mensagem (Full CAN/Basic CAN) em até 3 nós CAN e funcionalidade de gateway
– Temporizador do sistema no chip e relógio em tempo real no chip
• Até 12 Mbytes de espaço de endereço externo para código e dados
– Características de barramento externo programáveis para diferentes faixas de endereços
– Endereços externos/barramentos de dados multiplexados ou desmultiplexados
– Largura do barramento de endereço selecionável
– Largura do barramento de dados de 16 bits ou 8 bits
– Quatro sinais programáveis de seleção de chip
• Fonte de alimentação única de 3,0 V a 5,5 V
• Modos de redução de potência e despertar
• Temporizador de vigilância programável e cão de guarda do oscilador
• Até 76 linhas de E/S de uso geral
• Carregadores de bootstrap no chip
• Suportado por uma gama completa de ferramentas de desenvolvimento, incluindo compiladores C, pacotes macroassembler, emuladores, placas de avaliação, depuradores HLL, simuladores, desmontadores de analisadores lógicos, placas de programação
• Suporte à depuração no chip via porta de acesso ao dispositivo (DAP) ou interface JTAG
• Pacote LQFP verde de 100 pinos, passo de 0,5 mm (19,7 mil)
• CPU de alto desempenho com pipeline de cinco estágios e MPU 、
– Ciclo de instrução de 12.5 ns @ 80 MHz Clock da CPU (execução de ciclo único)
– Adição e subtração de 32 bits de um ciclo com resultado de 40 bits
– Multiplicação de um ciclo (16 × 16 bits)
– Divisão de fundo (32/16 bits) em 21 ciclos
– Instruções de multiplicação e acumulação (MAC) de um ciclo
– Instalações aprimoradas de manipulação de bits booleanos
– Execução de salto de ciclo zero
– Instruções adicionais para oferecer suporte a HLL e sistemas operacionais
– Design baseado em registro com vários bancos de registro de variáveis
– Suporte rápido à troca de contexto com dois bancos de registro locais adicionais
– 16 Mbytes de espaço de endereçamento linear total para código e dados
– Área de registro de função especial no chip de 1.024 bytes (compatível com a família C166)
– Unidade de Proteção de Memória Integrada (MPU)
• Sistema de interrupção com 16 níveis de prioridade fornecendo 96 nós de interrupção
– Entradas externas selecionáveis para geração de interrupções e ativação
- Taxa de amostragem mais rápida 12,5 ns
• Transferência de dados de ciclo único orientada por interrupção de oito canais com Peripheral Event Controller (PEC), ponteiros de 24 bits cobrem o espaço total do endereço
• Geração de clock a partir de fontes de clock internas ou externas, usando PLL ou pré-escalador no chip
• Verificador CRC de hardware com polinômio programável para supervisionar áreas de memória no chip
• Módulos de memória no chip
– RAM em stand-by no chip de 8 Kbytes (SBRAM)
– RAM de porta dupla (DPRAM) de 2 Kbytes no chip
– SRAM de dados no chip de até 16 Kbytes (DSRAM)
– Até 16 Kbytes de programa/dados SRAM no chip (PSRAM)
– Até 320 Kbytes de memória de programa no chip (memória Flash)
– Proteção de conteúdo de memória através de Código de Correção de Erros (ECC)
• Módulos periféricos no chip
– Dois conversores A/D sincronizáveis com até 16 canais, resolução de 10 bits, tempo de conversão abaixo de 1 μs, pré-processamento de dados opcional (redução de dados, verificação de alcance), detecção de fio quebrado
– Unidade de captura/comparação de uso geral de 16 canais (CC2)
– Duas unidades de captura/comparação para geração de sinal PWM flexível (CCU6x)
– Unidade de temporizador multifuncional de uso geral com 5 temporizadores
– Até 6 canais de interface serial para serem usados como UART, LIN, canal síncrono de alta velocidade (SPI/QSPI), interface de barramento IIC (endereçamento de 10 bits, 400 kbit/s), interface IIS
– Interface MultiCAN no chip (Rev. 2.0B ativa) com 64 objetos de mensagem (Full CAN/Basic CAN) em até 3 nós CAN e funcionalidade de gateway
– Temporizador do sistema no chip e relógio em tempo real no chip
• Até 12 Mbytes de espaço de endereço externo para código e dados
– Características de barramento externo programáveis para diferentes faixas de endereços
– Endereços externos/barramentos de dados multiplexados ou desmultiplexados
– Largura do barramento de endereço selecionável
– Largura do barramento de dados de 16 bits ou 8 bits
– Quatro sinais programáveis de seleção de chip
• Fonte de alimentação única de 3,0 V a 5,5 V
• Modos de redução de potência e despertar
• Temporizador de vigilância programável e cão de guarda do oscilador
• Até 76 linhas de E/S de uso geral
• Carregadores de bootstrap no chip
• Suportado por uma gama completa de ferramentas de desenvolvimento, incluindo compiladores C, pacotes macroassembler, emuladores, placas de avaliação, depuradores HLL, simuladores, desmontadores de analisadores lógicos, placas de programação
• Suporte à depuração no chip via porta de acesso ao dispositivo (DAP) ou interface JTAG
• Pacote LQFP verde de 100 pinos, passo de 0,5 mm (19,7 mil)
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