SAK-XC2268N-40F80LR INFINEON
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SAK-XC2268N-40F80LR INFINEON
• CPU de alto desempenho com pipeline de cinco estágios e MPU
– 12,5 ns ciclo de instrução @ 80 MHz CPU clock (execução de ciclo único)
– Adição e subtração de um ciclo de 32 bits com resultado de 40 bits
– Multiplicação de um ciclo (16 × 16 bits)
– Divisão de fundo (32 / 16 bits) em 21 ciclos
– Instruções de multiplicação e acumulação de um ciclo (MAC)
– Instalações aprimoradas de manipulação de bits booleanos
– Execução de salto de ciclo zero
– Instruções adicionais para suportar HLL e sistemas operacionais
– Projeto baseado em registro com vários bancos de registro de variáveis
– Suporte rápido de mudança de contexto com dois bancos de registro locais adicionais
– 16 Mbytes de espaço de endereço linear total para código e dados
– Área de registro de função especial de 1.024 Bytes no chip (compatível com a família C166)
– Unidade Integrada de Proteção de Memória (MPU)
• Sistema de interrupção com 16 níveis de prioridade fornecendo 96 nós de interrupção
– Entradas externas selecionáveis para geração de interrupção e wake-up
– Taxa de amostragem mais rápida 12,5 ns
• Transferência de dados de ciclo único de oito canais acionada por interrupção com Controlador de Eventos Periféricos (PEC), ponteiros de 24 bits cobrem o espaço total de endereços
• Geração de clock a partir de fontes de clock internas ou externas, utilizando PLL on-chip ou prescaler
• Hardware CRC-Checker com Polinômio Programável para Supervisionar Áreas de Memória On-Chip
• Módulos de memória on-chip
– 8 Kbytes on-chip stand-by RAM (SBRAM)
– 2 Kbytes on-chip dual-port RAM (DPRAM)
– Até 16 Kbytes de dados no chip SRAM (DSRAM)
– Até 16 Kbytes no chip programa / dados SRAM (PSRAM)
– Até 320 Kbytes de memória de programa on-chip (memória Flash)
– Proteção de conteúdo de memória através de Código de Correção de Erros (ECC)
• Módulos periféricos on-chip
– Dois conversores A/D sincronizáveis com até 16 canais, resolução de 10 bits, tempo de conversão abaixo de 1 μs, pré-processamento de dados opcional (redução de dados, verificação de alcance), detecção de fio quebrado
– Unidade de captura/comparação de uso geral de 16 canais (CC2)
– Duas unidades de captura/comparação para geração de sinal PWM flexível (CCU6x)
– Unidade temporizadora multifuncional de uso geral com 5 temporizadores
– Até 6 canais de interface serial para serem usados como UART, LIN, canal síncrono de alta velocidade (SPI/QSPI), interface de barramento IIC (endereçamento de 10 bits, 400 kbit/s), interface IIS
– Interface MultiCAN no chip (Rev. 2.0B ativo) com até 256 objetos de mensagem (Full CAN/Basic CAN) em até 6 nós CAN e funcionalidade de gateway
– Temporizador do sistema on-chip e relógio em tempo real no chip
• Até 12 Mbytes de espaço de endereço externo para código e dados
– Características de barramento externo programáveis para diferentes faixas de endereços
– Barramentos de endereço/dados externos multiplexados ou desmultiplexados
– Largura de barramento de endereço selecionável
– Largura do barramento de dados de 16 bits ou 8 bits
– Quatro sinais programáveis de seleção de chip
• Fonte de alimentação única de 3,0 V a 5,5 V
• Redução de energia e modos de despertar com gerenciamento de energia flexível
• Temporizador e oscilador programável
• Até 76 linhas de E/S de uso geral
• Carregadores de bootstrap no chip
• Suportado por uma gama completa de ferramentas de desenvolvimento, incluindo compiladores C, pacotes macroassembler, emuladores, placas de avaliação, depuradores HLL, simuladores, analisadores lógicos desmontadores, placas de programação
• Suporte a depuração no chip via porta de acesso ao dispositivo (DAP) ou interface JTAG
• Pacote LQFP verde de 100 pinos, passo de 0,5 mm (19,7 mil)
• CPU de alto desempenho com pipeline de cinco estágios e MPU
– 12,5 ns ciclo de instrução @ 80 MHz CPU clock (execução de ciclo único)
– Adição e subtração de um ciclo de 32 bits com resultado de 40 bits
– Multiplicação de um ciclo (16 × 16 bits)
– Divisão de fundo (32 / 16 bits) em 21 ciclos
– Instruções de multiplicação e acumulação de um ciclo (MAC)
– Instalações aprimoradas de manipulação de bits booleanos
– Execução de salto de ciclo zero
– Instruções adicionais para suportar HLL e sistemas operacionais
– Projeto baseado em registro com vários bancos de registro de variáveis
– Suporte rápido de mudança de contexto com dois bancos de registro locais adicionais
– 16 Mbytes de espaço de endereço linear total para código e dados
– Área de registro de função especial de 1.024 Bytes no chip (compatível com a família C166)
– Unidade Integrada de Proteção de Memória (MPU)
• Sistema de interrupção com 16 níveis de prioridade fornecendo 96 nós de interrupção
– Entradas externas selecionáveis para geração de interrupção e wake-up
– Taxa de amostragem mais rápida 12,5 ns
• Transferência de dados de ciclo único de oito canais acionada por interrupção com Controlador de Eventos Periféricos (PEC), ponteiros de 24 bits cobrem o espaço total de endereços
• Geração de clock a partir de fontes de clock internas ou externas, utilizando PLL on-chip ou prescaler
• Hardware CRC-Checker com Polinômio Programável para Supervisionar Áreas de Memória On-Chip
• Módulos de memória on-chip
– 8 Kbytes on-chip stand-by RAM (SBRAM)
– 2 Kbytes on-chip dual-port RAM (DPRAM)
– Até 16 Kbytes de dados no chip SRAM (DSRAM)
– Até 16 Kbytes no chip programa / dados SRAM (PSRAM)
– Até 320 Kbytes de memória de programa on-chip (memória Flash)
– Proteção de conteúdo de memória através de Código de Correção de Erros (ECC)
• Módulos periféricos on-chip
– Dois conversores A/D sincronizáveis com até 16 canais, resolução de 10 bits, tempo de conversão abaixo de 1 μs, pré-processamento de dados opcional (redução de dados, verificação de alcance), detecção de fio quebrado
– Unidade de captura/comparação de uso geral de 16 canais (CC2)
– Duas unidades de captura/comparação para geração de sinal PWM flexível (CCU6x)
– Unidade temporizadora multifuncional de uso geral com 5 temporizadores
– Até 6 canais de interface serial para serem usados como UART, LIN, canal síncrono de alta velocidade (SPI/QSPI), interface de barramento IIC (endereçamento de 10 bits, 400 kbit/s), interface IIS
– Interface MultiCAN no chip (Rev. 2.0B ativo) com até 256 objetos de mensagem (Full CAN/Basic CAN) em até 6 nós CAN e funcionalidade de gateway
– Temporizador do sistema on-chip e relógio em tempo real no chip
• Até 12 Mbytes de espaço de endereço externo para código e dados
– Características de barramento externo programáveis para diferentes faixas de endereços
– Barramentos de endereço/dados externos multiplexados ou desmultiplexados
– Largura de barramento de endereço selecionável
– Largura do barramento de dados de 16 bits ou 8 bits
– Quatro sinais programáveis de seleção de chip
• Fonte de alimentação única de 3,0 V a 5,5 V
• Redução de energia e modos de despertar com gerenciamento de energia flexível
• Temporizador e oscilador programável
• Até 76 linhas de E/S de uso geral
• Carregadores de bootstrap no chip
• Suportado por uma gama completa de ferramentas de desenvolvimento, incluindo compiladores C, pacotes macroassembler, emuladores, placas de avaliação, depuradores HLL, simuladores, analisadores lógicos desmontadores, placas de programação
• Suporte a depuração no chip via porta de acesso ao dispositivo (DAP) ou interface JTAG
• Pacote LQFP verde de 100 pinos, passo de 0,5 mm (19,7 mil)
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