S9S12XS128J1MAA NXP
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S9S12XS128J1MAA NXP
• CPU12X de 16 bits — Compatível com o conjunto de instruções S12, com exceção de cinco instruções Fuzzy (MEM, WAV, WAVR, REV, REVW) que foram removidas — Endereçamento indexado aprimorado — Acesso a grandes segmentos de dados independentes do PPAGE
INT (módulo de interrupção) — Sete níveis de interrupções aninhadas — Atribuição flexível de fontes de interrupção a cada nível de interrupção. — Interrupção externa de alta prioridade não mascarável (XIRQ) — As seguintes entradas podem atuar como interrupções de ativação – IRQ e XIRQ não mascarável – Pinos de recepção CAN – Pinos de recepção SCI – Dependendo da opção de pacote, até 20 pinos nas portas J, H e P configuráveis como sensíveis à borda ascendente ou descendente • MMC (controle de mapeamento de módulo) • DBG (módulo de depuração) — Monitoramento do barramento da CPU com solicitações de ponto de interrupção do tipo tag ou do tipo força — O buffer de rastreamento circular de 64 x 64 bits captura a mudança de fluxo ou o acesso à memória informação - BDM (modo de depuração em segundo plano) - OSC_LCP (oscilador) - Oscilador Pierce de controle de loop de baixa potência utilizando um cristal de 4MHz a 16MHz - Boa imunidade a ruídos - Opção Pierce de giro total utilizando um cristal de 2MHz a 40MHz - Transcondutância dimensionada para uma margem de inicialização ideal para cristais típicos - IPLL (Geração de clock de loop de fase bloqueada modulada em frequência filtrada internamente) - Não são necessários componentes externos - Opção configurável para espalhar o espectro para reduzir a radiação EMC (frequência modulação) • CRG (clock and reset generation) — COP watchdog — Interrupção em tempo real — Monitor do relógio — Despertar rápido de STOP no modo de relógio automático — Opções de memória — Flash de 64, 128 e 256 Kbyte — Flash Flash Características gerais — 64 bits de dados mais 8 bits de síndrome ECC (Código de Correção de Erros) permitem correção de falha de bit único e detecção de falha dupla – Tamanho do setor de apagamento 1024 bytes – Programa automatizado e algoritmo de apagamento – Esquema de proteção para evitar programa ou apagamento acidental – Opção de segurança para impedir acesso não autorizado - Sense-amp configuração de nível de margem para leituras - 4 e 8 Kbyte Data Flash Space
- 16 bits de dados mais 6 bits de síndrome ECC (Código de Correção de Erros) permitem a correção de falha de bit único e detecção de falha dupla - Tamanho do setor de apagamento 256 bytes - Programa automatizado e algoritmo de apagamento - 4, 8 e 12 Kbyte de RAM - Conversor analógico-digital de 16 canais, 12 bits - Resolução de 8/10/12 bits - 3μs, tempo de conversão único de 10 bits - Dados de resultado justificados à esquerda ou à direita - Capacidade de disparo de conversão externa e interna - Oscilador interno para conversão em modos de parada - Despertar de baixa potência modos de comparação analógicos > ou <= match — Continuous conversion mode — Multiplexer for 16 analog input channels — Multiple channel scans — Pins can also be used as digital I/O • MSCAN (1 M bit per second, CAN 2.0 A, B software compatible module) — 1 Mbit per second, CAN 2.0 A, B software compatible module – Standard and extended data frames – 0 - 8 bytes data length – Programmable bit rate up to 1 Mbps — Five receive buffers with FIFO storage scheme — Three transmit buffers with internal prioritization — Flexible identifier acceptance filter programmable as: – 2 x 32-bit – 4 x 16-bit – 8 x 8-bit — Wake-up with integrated low pass filter option — Loop back for self test — Listen-only mode to monitor CAN bus — Bus-off recovery by software intervention or automatically — 16-bit time stamp of transmitted/received messages • TIM (standard timer module) — 8 x 16-bit channels for input capture or output compare — 16-bit free-running counter with 8-bit precision prescaler — 1 x 16-bit pulse accumulator • PIT (periodic interrupt timer) — Up to four timers with independent time-out periods — Time-out periods selectable between 1 and 224 bus clock cycles
- Interrupção de tempo limite e gatilhos periféricos - O início dos temporizadores pode ser alinhado - Modulador de largura de pulso de até 8 canais x 8 bits ou 4 canais x 16 bits - Período programável e ciclo de trabalho por canal - Saídas alinhadas ao centro ou à esquerda - Lógica de seleção de relógio programável com uma ampla gama de frequências - Módulo de Interface Periférica Serial (SPI) - Configurável para tamanho de dados de 8 ou 16 bits - Bidirecional full-duplex ou de fio único - Transmissão e recepção com buffer duplo - Modo mestre ou escravo - MSB-first ou LSB-first shifting — Opções de fase e polaridade do clock serial • Duas interfaces de comunicação serial (SCI) — Operação full-duplex ou de fio único — Formato padrão de marca/espaço sem retorno a zero (NRZ) — Formato IrDA 1.4 selecionável de retorno a zero invertido (RZI) com larguras de pulso programáveis — Seleção da taxa de transmissão de 13 bits — Comprimento de caracteres programável — Polaridade programável para transmissor e receptor — Receber ativação na borda ativa — Detecção de interrupção e detecção de colisão de transmissão com suporte LIN • Regulador de tensão no chip - Dois reguladores de tensão lineares paralelos com referência de bandgap - Detecção de baixa tensão (LVD) com interrupção de baixa tensão (LVI) - Circuito de reinicialização de inicialização (POR) - Reinicialização de baixa tensão (LVR) - Temporizador de ativação de baixa potência (API) - Oscilador interno acionando um contador de queda - Trimmable com precisão de +/-5% - Os períodos de tempo limite variam de 0,2 ms a ~13s com uma resolução de 0,2 ms - Entrada/Saída - Até 91 pinos de entrada/saída (E/S) de uso geral, dependendo da opção de pacote e 2 apenas de entrada pinos — Histerese e dispositivo configurável de puxar para cima/puxar para baixo em todos os pinos de entrada — Força de acionamento configurável em todos os pinos de saída — Bloco plano quádruplo de baixo perfil de 112 pinos (LQFP) — Pacote plano quádruplo de 80 pinos (QFP)
- Quad flat-pack (LQFP) de 64 pinos de baixo perfil - Condições de funcionamento - Ampla gama de tensão de alimentação única 3,135 V a 5,5 V com desempenho total - Alimentação separada para regulador de tensão interno e E/S permite uma filtragem EMC optimizada - Frequência máxima de barramento CPU de 40MHz - Gama de temperatura ambiente -40°C a 125°C - Opções de temperatura: - -40°C a 85°C - -40°C a 105°C - -40°C a 125°C
• CPU12X de 16 bits — Compatível com o conjunto de instruções S12, com exceção de cinco instruções Fuzzy (MEM, WAV, WAVR, REV, REVW) que foram removidas — Endereçamento indexado aprimorado — Acesso a grandes segmentos de dados independentes do PPAGE
INT (módulo de interrupção) — Sete níveis de interrupções aninhadas — Atribuição flexível de fontes de interrupção a cada nível de interrupção. — Interrupção externa de alta prioridade não mascarável (XIRQ) — As seguintes entradas podem atuar como interrupções de ativação – IRQ e XIRQ não mascarável – Pinos de recepção CAN – Pinos de recepção SCI – Dependendo da opção de pacote, até 20 pinos nas portas J, H e P configuráveis como sensíveis à borda ascendente ou descendente • MMC (controle de mapeamento de módulo) • DBG (módulo de depuração) — Monitoramento do barramento da CPU com solicitações de ponto de interrupção do tipo tag ou do tipo força — O buffer de rastreamento circular de 64 x 64 bits captura a mudança de fluxo ou o acesso à memória informação - BDM (modo de depuração em segundo plano) - OSC_LCP (oscilador) - Oscilador Pierce de controle de loop de baixa potência utilizando um cristal de 4MHz a 16MHz - Boa imunidade a ruídos - Opção Pierce de giro total utilizando um cristal de 2MHz a 40MHz - Transcondutância dimensionada para uma margem de inicialização ideal para cristais típicos - IPLL (Geração de clock de loop de fase bloqueada modulada em frequência filtrada internamente) - Não são necessários componentes externos - Opção configurável para espalhar o espectro para reduzir a radiação EMC (frequência modulação) • CRG (clock and reset generation) — COP watchdog — Interrupção em tempo real — Monitor do relógio — Despertar rápido de STOP no modo de relógio automático — Opções de memória — Flash de 64, 128 e 256 Kbyte — Flash Flash Características gerais — 64 bits de dados mais 8 bits de síndrome ECC (Código de Correção de Erros) permitem correção de falha de bit único e detecção de falha dupla – Tamanho do setor de apagamento 1024 bytes – Programa automatizado e algoritmo de apagamento – Esquema de proteção para evitar programa ou apagamento acidental – Opção de segurança para impedir acesso não autorizado - Sense-amp configuração de nível de margem para leituras - 4 e 8 Kbyte Data Flash Space
- 16 bits de dados mais 6 bits de síndrome ECC (Código de Correção de Erros) permitem a correção de falha de bit único e detecção de falha dupla - Tamanho do setor de apagamento 256 bytes - Programa automatizado e algoritmo de apagamento - 4, 8 e 12 Kbyte de RAM - Conversor analógico-digital de 16 canais, 12 bits - Resolução de 8/10/12 bits - 3μs, tempo de conversão único de 10 bits - Dados de resultado justificados à esquerda ou à direita - Capacidade de disparo de conversão externa e interna - Oscilador interno para conversão em modos de parada - Despertar de baixa potência modos de comparação analógicos > ou <= match — Continuous conversion mode — Multiplexer for 16 analog input channels — Multiple channel scans — Pins can also be used as digital I/O • MSCAN (1 M bit per second, CAN 2.0 A, B software compatible module) — 1 Mbit per second, CAN 2.0 A, B software compatible module – Standard and extended data frames – 0 - 8 bytes data length – Programmable bit rate up to 1 Mbps — Five receive buffers with FIFO storage scheme — Three transmit buffers with internal prioritization — Flexible identifier acceptance filter programmable as: – 2 x 32-bit – 4 x 16-bit – 8 x 8-bit — Wake-up with integrated low pass filter option — Loop back for self test — Listen-only mode to monitor CAN bus — Bus-off recovery by software intervention or automatically — 16-bit time stamp of transmitted/received messages • TIM (standard timer module) — 8 x 16-bit channels for input capture or output compare — 16-bit free-running counter with 8-bit precision prescaler — 1 x 16-bit pulse accumulator • PIT (periodic interrupt timer) — Up to four timers with independent time-out periods — Time-out periods selectable between 1 and 224 bus clock cycles
- Interrupção de tempo limite e gatilhos periféricos - O início dos temporizadores pode ser alinhado - Modulador de largura de pulso de até 8 canais x 8 bits ou 4 canais x 16 bits - Período programável e ciclo de trabalho por canal - Saídas alinhadas ao centro ou à esquerda - Lógica de seleção de relógio programável com uma ampla gama de frequências - Módulo de Interface Periférica Serial (SPI) - Configurável para tamanho de dados de 8 ou 16 bits - Bidirecional full-duplex ou de fio único - Transmissão e recepção com buffer duplo - Modo mestre ou escravo - MSB-first ou LSB-first shifting — Opções de fase e polaridade do clock serial • Duas interfaces de comunicação serial (SCI) — Operação full-duplex ou de fio único — Formato padrão de marca/espaço sem retorno a zero (NRZ) — Formato IrDA 1.4 selecionável de retorno a zero invertido (RZI) com larguras de pulso programáveis — Seleção da taxa de transmissão de 13 bits — Comprimento de caracteres programável — Polaridade programável para transmissor e receptor — Receber ativação na borda ativa — Detecção de interrupção e detecção de colisão de transmissão com suporte LIN • Regulador de tensão no chip - Dois reguladores de tensão lineares paralelos com referência de bandgap - Detecção de baixa tensão (LVD) com interrupção de baixa tensão (LVI) - Circuito de reinicialização de inicialização (POR) - Reinicialização de baixa tensão (LVR) - Temporizador de ativação de baixa potência (API) - Oscilador interno acionando um contador de queda - Trimmable com precisão de +/-5% - Os períodos de tempo limite variam de 0,2 ms a ~13s com uma resolução de 0,2 ms - Entrada/Saída - Até 91 pinos de entrada/saída (E/S) de uso geral, dependendo da opção de pacote e 2 apenas de entrada pinos — Histerese e dispositivo configurável de puxar para cima/puxar para baixo em todos os pinos de entrada — Força de acionamento configurável em todos os pinos de saída — Bloco plano quádruplo de baixo perfil de 112 pinos (LQFP) — Pacote plano quádruplo de 80 pinos (QFP)
- Quad flat-pack (LQFP) de 64 pinos de baixo perfil - Condições de funcionamento - Ampla gama de tensão de alimentação única 3,135 V a 5,5 V com desempenho total - Alimentação separada para regulador de tensão interno e E/S permite uma filtragem EMC optimizada - Frequência máxima de barramento CPU de 40MHz - Gama de temperatura ambiente -40°C a 125°C - Opções de temperatura: - -40°C a 85°C - -40°C a 105°C - -40°C a 125°C
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