S912XET256W1MAL NXP
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S912XET256W1MAL NXP
• CPU12X de 16 bits — Compatível com o conjunto de instruções MC9S12, com exceção de cinco instruções Fuzzy (MEM, WAV, WAVR, REV, REVW) que foram removidas — Endereçamento indexado aprimorado — Acesso a grandes segmentos de dados independentes do PPAGE • INT (módulo de interrupção) — Oito níveis de interrupções aninhadas — Atribuição flexível de fontes de interrupção a cada nível de interrupção. — Interrupção externa de alta prioridade não mascarável (XIRQ) — Interrupção interna não mascarável de alta prioridade da unidade de proteção de memória — Até 24 pinos nas portas J, H e P configuráveis como interrupções sensíveis à borda ascendente ou descendente • EBI (interface de barramento externo) (disponível apenas em pacotes de 208 pinos e 144 pinos) — Até quatro saídas de seleção de chip para selecionar espaços de endereço de 16K, 1M, 2M e até 4MByte — Cada saída de seleção de chip pode ser configurada para concluir a transação em qualquer um dos tempo limite de um dos dois geradores de estado de espera ou a desafirmação do sinal EWAIT • MMC (controle de mapeamento de módulo) • DBG (módulo de depuração) — Monitoramento de barramentos de CPU e/ou XGATE com solicitações de ponto de interrupção do tipo tag ou força — O buffer de rastreamento circular de 64 x 64 bits captura informações de mudança de fluxo ou acesso à memória • BDM (modo de depuração em segundo plano) • MPU (unidade de proteção de memória) — 8 regiões de endereço definíveis por tarefa de programa ativo — Granularidade do intervalo de endereços tão baixo quanto 8 bytes — Sem gravação / Não executar Atributos de proteção — Interrupção não mascarável em caso de violação de acesso — XGATE — Módulo coprocessador de E/S programável e de alto desempenho — Transfere dados de ou para todos os periféricos e RAM sem intervenção da CPU ou estados de espera da CPU — Executa operações lógicas, de deslocamento, aritméticas e de bits nos dados — Pode interromper a conclusão da transferência de sinalização da CPU HCS12X — Aciona de qualquer módulo de hardware, bem como da CPU possível — Dois níveis de interrupção para atender a tarefas de alta prioridade — Hardware suporte para inicialização do ponteiro de pilha - OSC_LCP (oscilador) - Oscilador Pierce de controlo de loop de baixa potência utilizando um cristal de 4MHz a 16MHz - Boa imunidade ao ruído - Opção Pierce de giro total utilizando um cristal de 2MHz a 40MHz - Transcondutância dimensionada para uma margem de arranque óptima para cristais típicos - IPLL (Geração de clock de loop de bloqueio de fase modulada por frequência filtrada internamente)
— Não são necessários componentes externos — Opção configurável para espalhar o espectro para reduzir a radiação EMC (modulação de frequência) • CRG (clock and reset generation) — COP watchdog — Interrupção em tempo real — Monitor de relógio — Despertar rápido de STOP no modo de relógio automático — Opções de memória — Flash de 128K, 256k, 384K, 512K, 768K e 1M byte — EEPROM emulado de 2K, 4K bytes — 12K, 16K, 24K, 32K, 48K e 64K Byte RAM • Flash Características Gerais — 64 bits de dados mais 8 bits ECC (Código de Correção de Erros) de síndrome permitem a correção de falha de bit único e detecção de falha dupla – Tamanho do setor de apagamento 1024 bytes – Programa automatizado e algoritmo de apagamento • Recursos D-Flash — Até 32 Kbytes de memória D-Flash com setores de 256 bytes para acesso do usuário. — Comandos dedicados para controlar o acesso à memória D-Flash sobre a operação EEE. — Correção de falha de bit único e detecção de falha de bit duplo em uma palavra durante as operações de leitura. — Programa automatizado e algoritmo de apagamento com verificação e geração de bits de paridade ECC. — Apagamento rápido do setor e operação do programa de palavras. — Capacidade de programar até quatro palavras em uma sequência de burst — Recursos de EEPROM emulados — Manipulação automática de arquivos EEE usando um controlador de memória interno. — Transferência automática de dados EEE válidos da memória D-Flash para o buffer de RAM na reinicialização. — Capacidade de monitorar o número de palavras de RAM de buffer relacionadas ao EEE pendentes que restam para serem programadas na memória D-Flash. — Capacidade de desativar a operação EEE e permitir acesso prioritário à memória D-Flash. — Capacidade de cancelar todas as operações EEE pendentes e permitir acesso prioritário à memória D-Flash. • Dois conversores analógico-digital de 16 canais e 12 bits - Resolução de 8/10/12 bits - 3μs, tempo de conversão único de 10 bits - Dados de resultado esquerdo/direito, assinado/não assinado - Capacidade de disparo de conversão externa e interna - Oscilador interno para conversão em modos de parada - Despertar dos modos de baixo consumo de energia em > de comparação analógica ou <= match • Five MSCAN (1 M bit per second, CAN 2.0 A, B software compatible modules) — Five receive and three transmit buffers
— Filtro identificador flexível programável como 2 x 32 bits, 4 x 16 bits ou 8 x 8 bits — Quatro canais de interrupção separados para Rx, Tx, erro e ativação — Função de ativação do filtro passa-baixa — Loop-back para operação de autoteste — ECT (enhanced capture timer) — 8 canais de 16 bits para captura de entrada ou comparação de saída — Contador de execução livre de 16 bits com pré-escalador de precisão de 8 bits — Contador de módulo descendente de 16 bits com pré-escalador de precisão de 8 bits — Quatro de 8 bits ou dois Acumuladores de pulso de 16 bits • TIM (módulo temporizador padrão) — 8 canais de 16 bits para captura de entrada ou comparação de saída — contador de funcionamento livre de 16 bits com pré-escalador de precisão de 8 bits — 1 x acumulador de pulso de 16 bits • PIT (temporizador de interrupção periódica) — Até oito temporizadores com períodos de tempo limite independentes — Períodos de tempo limite selecionáveis entre 1 e 224 ciclos de clock de barramento — Interrupção de tempo limite e disparos periféricos • 8 canais PWM (modulador de largura de pulso) — 8 canais x 8 bits ou 4 canais x Modulador de Largura de Pulso de 16 bits - período programável e ciclo de trabalho por canal - Saídas alinhadas ao centro ou à esquerda - Lógica de seleção de relógio programável com uma ampla gama de frequências - Entrada de desligamento rápido de emergência - Três Módulos de Interface Periférica Serial (SPI) - Configurável para tamanho de dados de 8 ou 16 bits - Oito Interfaces de Comunicação Serial (SCI) - Formato padrão de marca/espaço sem retorno a zero (NRZ) - Formato IrDA 1.4 selecionável de retorno a zero invertido (RZI) com larguras de pulso programáveis - Dois Módulos de barramento inter-IC (IIC) — Operação multi-mestre — Software programável para uma das 256 frequências de clock serial diferentes — Suporte ao modo de transmissão — Suporte a endereços de 10 bits — Regulador de tensão no chip — Dois reguladores de tensão lineares paralelos com referência de bandgap — Detecção de baixa tensão (LVD) com interrupção de baixa tensão (LVI) — Circuito de reinicialização de inicialização (POR) — Operação de faixa de 3,3 V e 5 V — Reinicialização de baixa tensão (LVR)
- Temporizador de despertar de baixa potência (API) - Disponível em todos os modos, incluindo o modo de paragem total - Trimmable com +-5% de precisão - Os períodos de tempo limite variam de 0,2ms a ~13s com uma resolução de 0,2ms - Entrada/Saída - Até 152 pinos de entrada/saída (I/O) de uso geral mais 2 pinos apenas de entrada - Histerese e dispositivo configurável de puxar para cima/puxar para baixo em todos os pinos de entrada - Força de acionamento configurável em todos os pinos de saída - MAPBGA de 208 pinos - 144 pinos de baixo perfil quad flat-pack (LQFP) - 112 pinos de baixo perfil quad flat-pack (LQFP) — quad flat-pack (QFP) de 80 pinos • Frequência máxima de barramento de CPU de 50 MHz, frequência máxima de barramento XGATE de 100 MHz
• CPU12X de 16 bits — Compatível com o conjunto de instruções MC9S12, com exceção de cinco instruções Fuzzy (MEM, WAV, WAVR, REV, REVW) que foram removidas — Endereçamento indexado aprimorado — Acesso a grandes segmentos de dados independentes do PPAGE • INT (módulo de interrupção) — Oito níveis de interrupções aninhadas — Atribuição flexível de fontes de interrupção a cada nível de interrupção. — Interrupção externa de alta prioridade não mascarável (XIRQ) — Interrupção interna não mascarável de alta prioridade da unidade de proteção de memória — Até 24 pinos nas portas J, H e P configuráveis como interrupções sensíveis à borda ascendente ou descendente • EBI (interface de barramento externo) (disponível apenas em pacotes de 208 pinos e 144 pinos) — Até quatro saídas de seleção de chip para selecionar espaços de endereço de 16K, 1M, 2M e até 4MByte — Cada saída de seleção de chip pode ser configurada para concluir a transação em qualquer um dos tempo limite de um dos dois geradores de estado de espera ou a desafirmação do sinal EWAIT • MMC (controle de mapeamento de módulo) • DBG (módulo de depuração) — Monitoramento de barramentos de CPU e/ou XGATE com solicitações de ponto de interrupção do tipo tag ou força — O buffer de rastreamento circular de 64 x 64 bits captura informações de mudança de fluxo ou acesso à memória • BDM (modo de depuração em segundo plano) • MPU (unidade de proteção de memória) — 8 regiões de endereço definíveis por tarefa de programa ativo — Granularidade do intervalo de endereços tão baixo quanto 8 bytes — Sem gravação / Não executar Atributos de proteção — Interrupção não mascarável em caso de violação de acesso — XGATE — Módulo coprocessador de E/S programável e de alto desempenho — Transfere dados de ou para todos os periféricos e RAM sem intervenção da CPU ou estados de espera da CPU — Executa operações lógicas, de deslocamento, aritméticas e de bits nos dados — Pode interromper a conclusão da transferência de sinalização da CPU HCS12X — Aciona de qualquer módulo de hardware, bem como da CPU possível — Dois níveis de interrupção para atender a tarefas de alta prioridade — Hardware suporte para inicialização do ponteiro de pilha - OSC_LCP (oscilador) - Oscilador Pierce de controlo de loop de baixa potência utilizando um cristal de 4MHz a 16MHz - Boa imunidade ao ruído - Opção Pierce de giro total utilizando um cristal de 2MHz a 40MHz - Transcondutância dimensionada para uma margem de arranque óptima para cristais típicos - IPLL (Geração de clock de loop de bloqueio de fase modulada por frequência filtrada internamente)
— Não são necessários componentes externos — Opção configurável para espalhar o espectro para reduzir a radiação EMC (modulação de frequência) • CRG (clock and reset generation) — COP watchdog — Interrupção em tempo real — Monitor de relógio — Despertar rápido de STOP no modo de relógio automático — Opções de memória — Flash de 128K, 256k, 384K, 512K, 768K e 1M byte — EEPROM emulado de 2K, 4K bytes — 12K, 16K, 24K, 32K, 48K e 64K Byte RAM • Flash Características Gerais — 64 bits de dados mais 8 bits ECC (Código de Correção de Erros) de síndrome permitem a correção de falha de bit único e detecção de falha dupla – Tamanho do setor de apagamento 1024 bytes – Programa automatizado e algoritmo de apagamento • Recursos D-Flash — Até 32 Kbytes de memória D-Flash com setores de 256 bytes para acesso do usuário. — Comandos dedicados para controlar o acesso à memória D-Flash sobre a operação EEE. — Correção de falha de bit único e detecção de falha de bit duplo em uma palavra durante as operações de leitura. — Programa automatizado e algoritmo de apagamento com verificação e geração de bits de paridade ECC. — Apagamento rápido do setor e operação do programa de palavras. — Capacidade de programar até quatro palavras em uma sequência de burst — Recursos de EEPROM emulados — Manipulação automática de arquivos EEE usando um controlador de memória interno. — Transferência automática de dados EEE válidos da memória D-Flash para o buffer de RAM na reinicialização. — Capacidade de monitorar o número de palavras de RAM de buffer relacionadas ao EEE pendentes que restam para serem programadas na memória D-Flash. — Capacidade de desativar a operação EEE e permitir acesso prioritário à memória D-Flash. — Capacidade de cancelar todas as operações EEE pendentes e permitir acesso prioritário à memória D-Flash. • Dois conversores analógico-digital de 16 canais e 12 bits - Resolução de 8/10/12 bits - 3μs, tempo de conversão único de 10 bits - Dados de resultado esquerdo/direito, assinado/não assinado - Capacidade de disparo de conversão externa e interna - Oscilador interno para conversão em modos de parada - Despertar dos modos de baixo consumo de energia em > de comparação analógica ou <= match • Five MSCAN (1 M bit per second, CAN 2.0 A, B software compatible modules) — Five receive and three transmit buffers
— Filtro identificador flexível programável como 2 x 32 bits, 4 x 16 bits ou 8 x 8 bits — Quatro canais de interrupção separados para Rx, Tx, erro e ativação — Função de ativação do filtro passa-baixa — Loop-back para operação de autoteste — ECT (enhanced capture timer) — 8 canais de 16 bits para captura de entrada ou comparação de saída — Contador de execução livre de 16 bits com pré-escalador de precisão de 8 bits — Contador de módulo descendente de 16 bits com pré-escalador de precisão de 8 bits — Quatro de 8 bits ou dois Acumuladores de pulso de 16 bits • TIM (módulo temporizador padrão) — 8 canais de 16 bits para captura de entrada ou comparação de saída — contador de funcionamento livre de 16 bits com pré-escalador de precisão de 8 bits — 1 x acumulador de pulso de 16 bits • PIT (temporizador de interrupção periódica) — Até oito temporizadores com períodos de tempo limite independentes — Períodos de tempo limite selecionáveis entre 1 e 224 ciclos de clock de barramento — Interrupção de tempo limite e disparos periféricos • 8 canais PWM (modulador de largura de pulso) — 8 canais x 8 bits ou 4 canais x Modulador de Largura de Pulso de 16 bits - período programável e ciclo de trabalho por canal - Saídas alinhadas ao centro ou à esquerda - Lógica de seleção de relógio programável com uma ampla gama de frequências - Entrada de desligamento rápido de emergência - Três Módulos de Interface Periférica Serial (SPI) - Configurável para tamanho de dados de 8 ou 16 bits - Oito Interfaces de Comunicação Serial (SCI) - Formato padrão de marca/espaço sem retorno a zero (NRZ) - Formato IrDA 1.4 selecionável de retorno a zero invertido (RZI) com larguras de pulso programáveis - Dois Módulos de barramento inter-IC (IIC) — Operação multi-mestre — Software programável para uma das 256 frequências de clock serial diferentes — Suporte ao modo de transmissão — Suporte a endereços de 10 bits — Regulador de tensão no chip — Dois reguladores de tensão lineares paralelos com referência de bandgap — Detecção de baixa tensão (LVD) com interrupção de baixa tensão (LVI) — Circuito de reinicialização de inicialização (POR) — Operação de faixa de 3,3 V e 5 V — Reinicialização de baixa tensão (LVR)
- Temporizador de despertar de baixa potência (API) - Disponível em todos os modos, incluindo o modo de paragem total - Trimmable com +-5% de precisão - Os períodos de tempo limite variam de 0,2ms a ~13s com uma resolução de 0,2ms - Entrada/Saída - Até 152 pinos de entrada/saída (I/O) de uso geral mais 2 pinos apenas de entrada - Histerese e dispositivo configurável de puxar para cima/puxar para baixo em todos os pinos de entrada - Força de acionamento configurável em todos os pinos de saída - MAPBGA de 208 pinos - 144 pinos de baixo perfil quad flat-pack (LQFP) - 112 pinos de baixo perfil quad flat-pack (LQFP) — quad flat-pack (QFP) de 80 pinos • Frequência máxima de barramento de CPU de 50 MHz, frequência máxima de barramento XGATE de 100 MHz
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