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Quatro entradas diferenciais de 2 V rms Circuito de bloqueio de fase (PLL) no chip para relógio mestre Design de baixa interferência eletromagnética (EMI) Conversor analógico-digital (ADC) de 109 dB Faixa dinâmica do conversor analógico-digital (ADC) Distorção harmônica total + ruído (THD + N): −95 dB Filtro passa-alta digital selecionável ADC estéreo de 24 bits com taxas de amostragem de 8 kHz a 192 kHz Controle de volume digital com função de autoramp I 2C/SPI controlável para flexibilidade Software Controlável sem cliques mudo Desligamento de software Justificado à direita, modos justificado à esquerda, I2S e TDM Modos de operação mestre e escravo Pacote LFCSP de 40 derivações Qualificado para aplicações automotivas
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